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來(lái)源：內(nèi)容由半導(dǎo)體行業(yè)觀察（ID：icbank）編譯自imec，謝謝。
在本周舉辦的2022 年國(guó)際電子設(shè)備會(huì)議 (IEEE IEDM 2022) 上，世界領(lǐng)先的納米電子和數(shù)字技術(shù)研究與創(chuàng)新中心 imec 提出了一種半鑲嵌（semi-damascene）集成方法，用于實(shí)施垂直-水平-垂直 (VHV：vertical-horizontal-vertical) 縮放助推器——旨在啟用 4 軌 (4T) 標(biāo)準(zhǔn)單元。半鑲嵌工藝使中間線 (MOL) 層的單元邊界縮小至 8nm 尖端到尖端 (T2T：tip-to-tip)，并提供自對(duì)準(zhǔn)邊緣。設(shè)計(jì)人員可以使用助推器將標(biāo)準(zhǔn)單元封裝得更緊，面積比 5T 設(shè)計(jì)增加 21%。新穎的路由方案以及半鑲嵌集成方法對(duì)于逐步將邏輯縮放路線圖很好地推進(jìn)Å時(shí)代至關(guān)重要。
長(zhǎng)期以來(lái)，提供前端 (FEOL) 和后端 (BEOL) 之間連接的 MOL 一直被組織為單層觸點(diǎn)。但目前，它正在擴(kuò)展到多個(gè)層，例如，包括 Mint 和 Vint 層。這些 MOL 層將電信號(hào)從晶體管的源極、漏極和柵極傳輸?shù)骄植炕ミB，反之亦然。
Imec 最近推出了一種稱(chēng)為 VHV 的新型標(biāo)準(zhǔn)單元布線架構(gòu)，其中包括引入額外的 MOL 層 (M0B) 作為縮放助推器，以實(shí)現(xiàn) 4T 標(biāo)準(zhǔn)單元設(shè)計(jì)。有了這個(gè)助推器，標(biāo)準(zhǔn)單元中的前三個(gè)布線層遵循 VHV 布線方式，而不是 5T 標(biāo)準(zhǔn)單元中的傳統(tǒng) HVH 布線方式。然而，從工藝集成的角度來(lái)看，新型兩級(jí) MOL VHV 縮放助推器具有挑戰(zhàn)性，主要是由于相鄰 4T 標(biāo)準(zhǔn)單元之間的邊界很緊。單元邊界要求相鄰的 MOL M0B 線和兩個(gè)彼此面對(duì)的通孔 (VintB) 之間有緊密的 T2T，通孔邊緣定義明確——所有這些都在頂部 Mint 層的一個(gè)臨界尺寸 (CD) 的最小距離內(nèi)。這意味著對(duì)于即將到來(lái)的技術(shù)節(jié)點(diǎn)，T2T 和 VintB 過(guò)孔距離需要從 ~24nm 逐漸減少到 ~8nm。這不能再使用直接平版印刷來(lái)實(shí)現(xiàn)，而是需要自對(duì)準(zhǔn)圖案化策略。
在 IEDM 2022 上，imec 展示了研究人員如何使用涉及直接金屬蝕刻的兩級(jí)半鑲嵌方法來(lái)定義相鄰標(biāo)準(zhǔn)單元之間的緊密邊界。，imen納米互連項(xiàng)目總監(jiān)兼研究員Zsolt T?kei說(shuō)，我們從傳統(tǒng)定義的連續(xù)線和更寬的過(guò)孔開(kāi)始，一旦完成兩個(gè)金屬層，我們將它們分成兩部分，使用頂部 16-18 納米間距 Mint 層作為最終圖案化步驟的硬掩模。這導(dǎo)致 3 個(gè)邊緣（Mint、VintB 和 M0B）同時(shí)自對(duì)齊。借助我們的基于 Ru 的兩級(jí)測(cè)試載體，我們獲得了 10.5 納米的平均 via CD 和 8.9 納米的 M0B T2T——這是一項(xiàng)關(guān)鍵成就。” Imec 研究人員通過(guò)線路電阻和隔離特性的初始電氣特性來(lái)補(bǔ)充結(jié)構(gòu)驗(yàn)證。
Zsolt T?kei 補(bǔ)充道：“VHV 路由方案是一個(gè)關(guān)鍵的擴(kuò)展助推器，可在 A10、A7、A5、A3 技術(shù)節(jié)點(diǎn)啟用單元邊界。” “它還適用于未來(lái)的設(shè)備架構(gòu)，例如納米片、叉片和 CFET。通過(guò)將半鑲嵌從 BEOL 擴(kuò)展到 MOL，我們現(xiàn)在還找到了一種集成這種有前途的助推器的方法。然而，還需要進(jìn)行更詳細(xì)的調(diào)查，為此，imec 正在開(kāi)發(fā)一種新的專(zhuān)用掩模。”
1nm的實(shí)現(xiàn)方法探討
近來(lái)，IMEC CMOS 器件技術(shù)總監(jiān) Naoto Horiguchi 和 imec 研究員兼 imec 納米互連項(xiàng)目總監(jiān) Zsolt Tokei 接受了采訪，談到了他們對(duì)1nm等先進(jìn)工藝實(shí)現(xiàn)方式的看法。
沿著擴(kuò)展路徑，他們展示了邏輯器件開(kāi)發(fā)需要如何與在生產(chǎn)線后端引入創(chuàng)新并在越來(lái)越大的程度上在生產(chǎn)線中間引入創(chuàng)新齊頭并進(jìn)。
問(wèn)：您如何看待未來(lái)幾年邏輯設(shè)備的擴(kuò)展？
Naoto Horiguchi：大多數(shù) IDM 和代工廠最近都宣布從主流 FinFET 過(guò)渡到用于其 3nm 或 2nm 邏輯技術(shù)世代的環(huán)柵 (GAA) 納米片 FET 架構(gòu)。imec 的一項(xiàng)發(fā)明forksheet 結(jié)構(gòu)則可以延長(zhǎng)這種納米片的生成。在forksheet之后，我們預(yù)計(jì)互補(bǔ) FET (CFET) 將進(jìn)入邏輯擴(kuò)展路線圖。”
“這些轉(zhuǎn)變將使我們能夠逐步推動(dòng)標(biāo)準(zhǔn)單元在 4T 以下的軌道高度縮放，同時(shí)仍然提供功率性能優(yōu)勢(shì)。
除了 CFET，二硫化鎢 (WS 2 )等二維單層晶體材料有望替代 CMOS 溝道中的 Si，為進(jìn)一步縮小柵極長(zhǎng)度提供機(jī)會(huì)。”
問(wèn)：這些創(chuàng)新將如何影響B(tài)EOL？后端和MOL需要哪些發(fā)展才能跟上FEOL的擴(kuò)展？
Zsolt Tokei：“FEOL)的高級(jí)擴(kuò)展需要與BEOL)的創(chuàng)新齊頭并進(jìn)，這就需要無(wú)縫連接到底層設(shè)備結(jié)構(gòu)的互連網(wǎng)絡(luò)。隨著 forksheet 架構(gòu)進(jìn)入路線圖，單元高度被推到 5T 以下，關(guān)鍵 BEOL 層中的金屬間距將變得小到 20nm 及以下。從電容、電阻（通孔和導(dǎo)線）以及成本、可印刷性和可靠性的角度來(lái)看，這都極具挑戰(zhàn)性——需要在設(shè)計(jì)、模塊和材料層面進(jìn)行創(chuàng)新。這推動(dòng)了新互連集成方案的發(fā)展，例如混合通孔金屬化（解決通孔電阻增加）和半鑲嵌工藝流程——作為當(dāng)今主流銅雙鑲嵌工藝的替代品。半鑲嵌涉及金屬的直接蝕刻以獲得更高縱橫比的線條，并且可以包括間隙填充。
Naoto Horiguchi：“為了加強(qiáng)先進(jìn)邏輯器件縮放和互連開(kāi)發(fā)之間的協(xié)同作用，MOL)活動(dòng)開(kāi)始發(fā)揮越來(lái)越重要的作用。將 BEOL 和 FEOL 連接在一起的 MOL 長(zhǎng)期以來(lái)一直被組織為源極、漏極和柵極的單層接觸。
但向低于 5T 電池架構(gòu)的過(guò)渡推動(dòng)了向多層 MOL 結(jié)構(gòu)的演變，其中添加了額外的層和通孔——類(lèi)似于過(guò)去 BEOL 的演變方式。”
問(wèn)：您的團(tuán)隊(duì)最近取得了哪些突破？
Naoto Horiguchi：“雖然forksheet器件架構(gòu)的面積和性能優(yōu)勢(shì)已經(jīng)通過(guò) TCAD 模擬顯示出來(lái)，但我們現(xiàn)在首次展示了功能集成 forksheet的FET 器件的電氣特性——這一突破性成果將在 2021 VLSI 上得到強(qiáng)調(diào)。我們已經(jīng)展示了該架構(gòu)的關(guān)鍵模塊，包括介電壁和 17nm np 間距的替代金屬柵極圖案。盡管forksheet設(shè)備是三門(mén)設(shè)備架構(gòu)，但在我們的工作中沒(méi)有觀察到靜電性能下降。”
問(wèn)：從納米互連的角度來(lái)看，imec 正在探索哪些途徑來(lái)補(bǔ)充這一成就？
Zsolt Tokei：forksheet等擴(kuò)展納米片架構(gòu)需要新的 BEOL 集成方案，例如半鑲嵌，以實(shí)現(xiàn)低于 20 納米的金屬間距。同時(shí)，我們正在開(kāi)發(fā)新的多層 MOL 布線方案，例如垂直-水平-垂直 (VHV) 方案。結(jié)合縮放增強(qiáng)器（例如自對(duì)準(zhǔn)觸點(diǎn)和埋入式電源軌 (BPR)），這些多層 MOL 方案將為在更小單元高度上實(shí)現(xiàn)更高效的單元內(nèi)布線鋪平道路。”
Naoto Horiguchi：“在 MOL 中實(shí)施多層工藝流程，結(jié)合諸如埋入式電源軌 (BPR) 之類(lèi)的縮放助推器，這將在很大程度上增強(qiáng)我們基于forksheet的電池設(shè)計(jì)的可擴(kuò)展性，將軌道高度從 5T 推到 4T。因此，在 MOL 中引入semi-damascene是 FEOL、MOL 和 BEOL 活動(dòng)之間cross-fertilization所帶來(lái)好處的另一個(gè)例子。”
問(wèn)：您期望實(shí)現(xiàn)的下一個(gè)重要里程碑是什么？
Naoto Horiguchi：“在 forksheet 關(guān)鍵模塊和設(shè)備演示之后，我們的計(jì)劃重點(diǎn)將逐漸從 forksheet 轉(zhuǎn)移到 CFET。
CFET 架構(gòu)由于其許多自由度而很復(fù)雜。Imec 將量化功率性能面積 (PPA) 優(yōu)勢(shì)和 CFET 工藝流程的復(fù)雜性，并向我們的合作伙伴推薦最佳選擇。雖然納米片、forksheet和 CFET 架構(gòu)將逐漸將單元軌道高度降低到 4T 及以上，但我們正在探索替代器件架構(gòu)，以解決接觸多節(jié)距 (CPP) 縮放速度放緩的問(wèn)題，該接觸多節(jié)距 (CPP) 測(cè)量從一個(gè)晶體管的柵極接觸到相鄰設(shè)備上的柵極。”
Zsolt Tokei：“向 1nm CFET 系列邏輯器件的發(fā)展推動(dòng)了新 BEOL 和 MOL 解決方案的開(kāi)發(fā)。在 BEOL 中，我們?cè)缧r(shí)候提出了一種新的金屬化結(jié)構(gòu)，稱(chēng)為“零通孔混合高度”。在這個(gè)結(jié)構(gòu)中，每個(gè)金屬層現(xiàn)在被分成三個(gè)獨(dú)立的子層，這允許根據(jù)它們的應(yīng)用需要調(diào)整金屬線的高度和縱橫比（因此，電容的交換電阻）。
我們很高興報(bào)告第一次 SRAM 評(píng)估，確認(rèn)讀取速度（30%）和寫(xiě)入余量（50%）顯著提高。目前，我們正在努力實(shí)現(xiàn)真正的邏輯單元布局。”
“從長(zhǎng)遠(yuǎn)來(lái)看，我們需要通過(guò)引入新的導(dǎo)體來(lái)補(bǔ)充這些集成方案。感興趣的是具有比 Ru 或 Mo 更好的品質(zhì)因數(shù)的有序二元或三元化合物。我們已經(jīng)通過(guò)第一次 ab initio 模擬和初步實(shí)驗(yàn)開(kāi)拓了這一領(lǐng)域，現(xiàn)在我們正在與 imec 的材料研發(fā)小組密切合作，加強(qiáng)我們的活動(dòng)。”
問(wèn)：您希望芯片行業(yè)記住的關(guān)鍵信息是什么？
Naoto Horiguchi：“近年來(lái)，有一些人聲稱(chēng)傳統(tǒng)的 CMOS 縮放已經(jīng)走到了盡頭。但是隨著許多創(chuàng)新的進(jìn)行，我們相信我們可以在至少未來(lái)十年內(nèi)繼續(xù)擴(kuò)大 CMOS 規(guī)模。Imec 是實(shí)現(xiàn)這一目標(biāo)的好地方。與合作伙伴的密切合作幫助我們應(yīng)對(duì)行業(yè)最大的挑戰(zhàn)，并將邏輯器件擴(kuò)展到 1nm 技術(shù)之外——利用與 imec 的納米互連、Insite 和材料開(kāi)發(fā)活動(dòng)的緊密合作。”
Zsolt Tokei：“同樣從 BEOL 的角度來(lái)看，我們有許多有趣且有效的選擇，使我們能夠在未來(lái)十年解決 RC 延遲瓶頸和流水線互連。我們可以為我們的合作伙伴提供一個(gè)全面的路線圖，其中包含與未來(lái)邏輯器件縮放相關(guān)的廣泛選項(xiàng)，其中的元素可以重新用于存儲(chǔ)器開(kāi)發(fā)。我們正在通過(guò)新的見(jiàn)解、改進(jìn)的集成方案和新材料不斷豐富這一路線圖——其中一些還將在 7 月份即將舉行的 IITC 會(huì)議上展示。”
2nm后，晶體管的新選擇
從Forksheet到CFET
在2019年的VLSI座談會(huì)上，imec表示將會(huì)把CFET應(yīng)用到5納米、3納米、2納米上，筆者就此向其中一位演講者提出：“imec計(jì)劃從哪個(gè)技術(shù)節(jié)點(diǎn)開(kāi)始使用CFET”？得到了以下回答：“就此，目前imec還沒(méi)有達(dá)成一致意見(jiàn)”。
后來(lái)，imec在其內(nèi)部達(dá)成了以下共識(shí)：3納米之前采用Nanosheet、2納米采用Forksheet、1納米采用CFET。也就是說(shuō)，在此次VLSI座談會(huì)上，imec的其他發(fā)言人，如Sujith Subramanian先生，也是基于以上技術(shù)藍(lán)圖而做的發(fā)表。（如下圖）
此外，在1納米中，采用了將nMOS和pMOS縱向排列的CFET（如下圖8），雖然CFET的工藝流程非常復(fù)雜，但毫無(wú)疑問(wèn)，極大地縮小了CMOS、SRAM的面積，達(dá)到了集成化。問(wèn)題是---是否做到了人們所期待的晶體管的特性，這是未來(lái)研發(fā)的關(guān)鍵。
1nm以后的晶體管選擇：CFET？
在VLSI 2020上，IMEC發(fā)表了有關(guān)單片CFET的有趣論文，我有機(jī)會(huì)采訪了其中一位作者Airoura Hiroaki。在業(yè)界眾所周知，F(xiàn)inFET（FF）即將達(dá)到其定標(biāo)壽命。三星已經(jīng)宣布，他們將在3nm的時(shí)候轉(zhuǎn)向水平納米片（Horizontal Nanosheets ：HNS）。臺(tái)積電（TSMC）保持3nm的FF，但預(yù)計(jì)將轉(zhuǎn)移到2nm的新架構(gòu)。
假設(shè)英特爾當(dāng)時(shí)仍在追求自己的技術(shù)，則預(yù)計(jì)英特爾將保留7nm的FF，然后再遷移至5nm的HNS。
該行業(yè)最可能的路線圖是從FF到帶有或不帶有Forksheets的HNS，然后過(guò)渡到CFET（Complimentary FETs），請(qǐng)參見(jiàn)圖1。
從以上技術(shù)藍(lán)圖來(lái)看，28納米使用了High-K/Metal Gate，16納米---14納米導(dǎo)入了FinFET，7納米---5納米采用了EUV曝光設(shè)備，此外，還將Co應(yīng)用于Middle of Line（MOL）上。
MOL是一種將晶體管（FOEL）與多層配線（BEOL）連接在一起的孔（Via），雖然imec使用了Co，還有其他選擇項(xiàng)如Mo、Ru等。
此外，4納米---3納米中采用了具有Nanosheet結(jié)構(gòu)的晶體管。
此次的VLSI座談會(huì)上，有關(guān)7納米、5納米、3納米的文章發(fā)布得比較多，然而，筆者卻發(fā)現(xiàn)將Gate All Around（GAA）的Nanosheet結(jié)構(gòu)應(yīng)用在這些節(jié)點(diǎn)上的情況是全球共通的認(rèn)知。
同時(shí)從技術(shù)藍(lán)圖看，在2納米中，使用搭載了Buried Power Rail（BPR，在晶體管下埋入電源線的構(gòu)造）的Forksheet晶體管；在1納米中，將會(huì)使用采用了BPR的Complementary FET（CFET）。
imec在其內(nèi)部達(dá)成了以下共識(shí)：3納米之前采用Nanosheet、2納米采用Forksheet、1納米采用CFET。
也就是說(shuō)，在此次VLSI座談會(huì)上，imec也是基于以上技術(shù)藍(lán)圖而做的發(fā)表。從上圖可以清晰地看出FinFET、Nanosheet、Forksheet、CFET的結(jié)構(gòu)變化。
從FinFET到CFET，通過(guò)將Contact Poly Pitch（PP）做到最小、分離nMOS和pMOS，以達(dá)到縮小SRAM面積的效果。
Forksheet 和CFET通過(guò)堆疊nFET和pFET器件的CFET改善n到p的間距來(lái)縮小尺寸，見(jiàn)圖3。
CFET結(jié)構(gòu)在當(dāng)前的工作中，已經(jīng)開(kāi)發(fā)了“單片”（monolithic） CFET，方法是將單獨(dú)的硅片用于nFET和pFET，然后將它們粘合在一起，而按照順序（sequential），CFET則會(huì)將兩種類(lèi)型的FET都制造在同一硅片上。
Imec聲稱(chēng)單片技術(shù)比順序技術(shù)便宜，而順序技術(shù)要求SOI會(huì)增加襯底成本1％。
片CFET的成本優(yōu)勢(shì)在1納米中，IMEC采用了將nMOS和pMOS縱向排列的CFET（如下圖8），雖然CFET的工藝流程非常復(fù)雜，但毫無(wú)疑問(wèn)，極大地縮小了CMOS、SRAM的面積，達(dá)到了集成化。
問(wèn)題是——是否做到了人們所期待的晶體管的特性，這是未來(lái)研發(fā)的關(guān)鍵。
我發(fā)現(xiàn)起始晶圓成本高出約1％，這有兩個(gè)原因，一是，我不相信順序CFET需要SOI，二是，SOI比標(biāo)準(zhǔn)晶圓貴了約1％。整體方法還將需要兩個(gè)起始晶圓，而不僅僅是一個(gè)。
我認(rèn)為這種成本分析需要更多的調(diào)查。在單片方法中，nFET和pFET在分離的晶圓上制造，從而可以針對(duì)該器件優(yōu)化每個(gè)器件的制造流程。
隨著我們朝N3方向發(fā)展，n到p的分離減少了寄生效應(yīng)并提高了性能。同樣，通過(guò)從FF移至GAA）可以在所有四個(gè)側(cè)面而不是三個(gè)側(cè)面上提供一個(gè)柵極，從而改善了靜電控制。
這項(xiàng)工作中制造的單片CFET為下一代器件提供了順序CFET的替代方案，需要進(jìn)一步研究。
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